展平式物理设计

展平式物理设计：基于 standard cell 从下到上进行物理设计, 包括设计晶体管、仿真、建立版图，再对逻辑门单元仿真建模。

优点：

1. 全面查看信息：展平式设计允许设计者看到芯片中所有单元（cell）的信息，这有助于进行全局的时序分析和优化。
2. 时序收敛容易：由于可以观察到整个芯片的布局，时序收敛相对容易处理，出现的时序违规（violation）也相对更容易解决。
3. 直观性：对于小型设计，展平式设计因为计算量较小，可以直观地处理和优化设计。

缺点：

1. 计算量大：对于大型设计，展平式设计需要处理大量的计算，这可能导致计算资源的大量消耗。
2. 人员分配困难：在大型项目中，展平式设计难以进行人员的有效分配和资源的充分利用，这可能导致设计周期延长。
3. 设计周期长：由于计算量大和人员分配问题，展平式设计可能会导致整个芯片设计周期偏长，影响芯片的上市时间。
4. 资源利用不充分：在大型设计中，展平式设计很难充分利用所有可用资源，这可能会导致效率低下。

总的来说，展平式物理设计在处理小型或者对时序要求非常高的设计时有其优势，但在面对大型复杂的集成电路设计时，其缺点也变得明显，尤其是在计算资源消耗和设计周期方面。

层次化物理设计

层次化物理设计将庞大的设计在物理设计时分割成数个分割块，对每个分割块进行独立的布局布线，并在顶层完成组装设计。这种方法重点处理时序复杂的模块，缩短设计收敛周期，使时序问题局部化。

硅虚拟原型设计

这种方法在布图阶段考虑将整个设计进行分割，并在布线时使用快速近似的试验布线法。在进行RC提取时，可以使用集总电容模型，以快速设计收敛评估，与最终结果的差距大约在5%-10%

总结

展平式物理设计：自下向上，直观准确，但周期长。适合小规模设计，能实现全局优化，但资源需求高。
层次化物理设计：自上向下，block 划分，使时序问题局部化。适合大规模设计，通过模块化降低复杂度，但跨模块优化受限。
硅虚拟原型设计：快速，布线时使用实验布线法。用于早期设计阶段，通过高效建模评估物理实现效果，支持复杂芯片的快速决策。